В ядре Linux устранена следующая уязвимость:
spi: xilinx: использовать регистр занятости FIFO для определения размера буфера
Метод, который драйвер использует для определения размера FIFO, имеет
проблема. В настоящее время он делает следующее:
Он останавливает оборудование SPI и записывает в регистр TX FIFO до тех пор, пока не будет выполнена передача.
FIFO FULL утверждается в регистре состояния. Но аппаратное обеспечение не только
есть FIFO, он также имеет сдвиговый регистр, который может хранить байт.
Это
можно увидеть при записи байта в FIFO (пока аппаратное обеспечение SPI
остановлен), TX FIFO EMPTY все еще пуст. Итак, если у нас есть размер FIFO
например, из 16, текущий метод возвращает 17. Это проблема, по крайней мере при использовании драйвера в режиме irq.
То же самое
размер, определенный для TX FIFO, также предполагается для RX FIFO. Когда
Транзакция SPI хочет записать сумму размером FIFO или более
байт, происходит следующее, например, при размере FIFO 16 байт:
Драйвер останавливает оборудование SPI и записывает 17 байт в TX FIFO и
запускает оборудование SPI и переходит в спящий режим. Затем аппаратное обеспечение сдвигает 17 байт (FIFO + регистр сдвига) и
одновременно считывает байты в RX FIFO, но в нем всего 16 мест,
поэтому он теряет один байт.
Затем утверждается, что TX FIFO пуст, пробуждает драйвер.
опять же, который имеет быстрый путь и читает 16 байт из RX FIFO, но
перед чтением последнего 17-го байта (который теряется) он делает следующее:
ср = xspi->read_fn(xspi->regs + XSPI_SR_OFFSET);
if (!(sr & XSPI_SR_RX_EMPTY_MASK)) {
xilinx_spi_rx(xspi);
rx_words--;
}
Он считывает регистр состояния и проверяет, не пуст ли RX FIFO. Но в нашем случае он пуст. Итак, эта проверка выполняется в цикле while.
навсегда заблокировать водителя.
Этот патч исправляет логику определения размера FIFO.
Показать оригинальное описание (EN)
In the Linux kernel, the following vulnerability has been resolved: spi: xilinx: use FIFO occupancy register to determine buffer size The method the driver uses to determine the size of the FIFO has a problem. What it currently does is this: It stops the SPI hardware and writes to the TX FIFO register until TX FIFO FULL asserts in the status register. But the hardware does not only have the FIFO, it also has a shift register which can hold a byte. This can be seen, when writing a byte to the FIFO (while the SPI hardware is stopped,) the TX FIFO EMPTY is still empty. So, if we have a FIFO size of 16 for example, the current method returns a 17. This is a problem, at least when using the driver in irq mode. The same size determined for the TX FIFO is also assumed for the RX FIFO. When a SPI transaction wants to write the amount of the FIFO size or more bytes, the following happens, for example with 16 bytes FIFO size: The driver stops the SPI hardware and writes 17 bytes to the TX FIFO and starts the SPI hardware and goes sleep. The hardware then shifts out 17 bytes (FIFO + shift register) and simultaneously reads bytes into the RX FIFO, but it only has 16 places, so it looses one byte. Then TX FIFO empty asserts, wakes the driver again, which has a fast path and reads 16 bytes from the RX FIFO, but before reading the last 17th byte (which is lost) it does this: sr = xspi->read_fn(xspi->regs + XSPI_SR_OFFSET); if (!(sr & XSPI_SR_RX_EMPTY_MASK)) { xilinx_spi_rx(xspi); rx_words--; } It reads the status register and checks if the RX FIFO is not empty. But it is empty in our case. So this check spins in a while loop forever locking the driver. This patch fixes the logic to determine the FIFO size.